面对已经领跑数十年的海外芯片巨头，国产芯片可以如何追赶？
在南京国际博览中心，一年一度的世界半导体大会近日正式落幕。
期间，大会平行论坛之一的“IC设计开发者大会”也在8月19日成功举办。该活动由镁客网、润展国际承办。
上午的“IC芯片开发者大会”活动中，围绕IC设计、围绕“国产芯”等方面，多位企业嘉宾都带来了自己的分享。
Imagination公司中国区战略市场与生态副总 时昕博士
——用短跑速度追赶长跑选手
时昕博士表示，处理器芯片是世界范围竞争最激烈的市场之一，尤其是IC设计环节，更是在硬件、软件与生态建设方面面临着双重挑战。其中，时昕博士也特别点出，站在IC设计的角度，速度提升依旧受产业内重视，但“如何最优发挥性能”却没有如以往受重视。
而对于有关IC设计与应用的问题，他也直接说到，所有问题都是能够解决的，关键在于资源与时间投入。
此外，时昕博士也以GPU为例，对国产芯片如何“用短跑速度追赶长跑选手”做了讲解。
他表示，英伟达和AMD投入了累计数万人/年的研发资源，数以亿计的出货量，以及长达数十年的生态积累。反观国内，依据中国半导体协会设计分会所统计的数据，从2020年到2021年，国内IC设计企业从2218家增长至2810家，这一速度并不慢，但其中员工规模超过500人企业，在2021年仅有83家，占据整体2.9%。整体规模不大、员工投入不足等现象，为企业的产品研发添上了一层限制。
但正如前面所说，国产芯片可以用短跑速度追上英伟达、AMD等长跑选手。
至于如何超越，时昕博士提出的方案是“借梯子”，比如借助第三方IP以加快研发速度。
沐曦集成电路(南京)有限公司负责人 王爽
——国产GPU研发三大挑战
2020-2025年全球产生的数据量，将是过去10年的3倍，而随着数据处理量的激增，对高性能算力的需求也在逐年递增。
王爽提到，此前中国电信总经理李正茂曾提出“算力三定律”，其中第二条显示“每12个月算力增长一倍”，但如今的速度已经超越了定律所定义的。
这一背景下，以“CPU+GPU”为代表的异构计算已经成为未来通用算力的模板。但值得注意的是，“CPU擅长控制，GPU擅长计算。且GPU性能提升快于CPU，领先优势正逐步扩大中。”
但当细化到市场份额，则被英伟达、AMD与Intel所占领，不管是产品层面，还是市场层面，国产GPU都面临极大挑战。
就这个问题，王爽提出GPU研发所面临的三大挑战：
① 人才培养慢——培养一位拥有丰富经验并且能够根据市场动态及时修改芯片设计方案的成熟工程师，一般至少需要10年。“我们公司团队目前的800多人，都是从20万份简历中筛选出来的。”王爽以自家公司举例称。
② 技术壁垒高——GPU产品研发是一个系统性工程，软硬件技术壁垒极高。
③ 生态建设难——国内GPGPU需从兼容CUDA生态切入，再逐步构建自有体系。
芯动科技技术总监 高专
——后摩尔时代芯片系统集成的关键
“先进工艺大型SOC芯片，是芯片IP堆积的结晶，而先进工艺大芯片是芯片的‘主战场’。”高专表示，“没有芯片IP，95%以上SOC芯片公司做不出芯片。”
众所周知，IP/EDA有着“半导体皇冠上的明珠”之称。如果仅就IP市场来看，其规模约为50亿美元，但它却撬动了千万亿的市场，包括5800亿美元的半导体市场、3万亿美元的电子产品等等，辐射影响超过自身600倍的产业规模。
而作为芯片的“基石”，在后摩尔时代，高专认为，高速接口IP将会是芯片系统集成的关键。
数据显示，该产品将以15%的年增长率从目前的8亿美元增长至2024年的16亿美元，高端接口IP则会从当前的2亿美元增长至8亿美元。
值得注意的是，Die-to-Die预计会在2023前后爆发，“主要是5nm和3nm的节点会促进logic和IO功能的分离。”。
芯启源电子科技有限公司EDA产品销售总经理 裘烨敏
——传统验证与仿真的痛点
前面我们也说到，于半导体产业来说，IP与EDA有着同样的重要性，在市场侧也有着同样的表现。
用裘烨敏的话来说，EDA整体全球市场规模虽然也就百亿美元左右，但撬动了万亿美元芯片相关产业链。“如果没有EDA产品，至少中大型芯片要成功流片是基本不可能的。”
从EDA角度看IC设计，裘烨敏指出“随着先进制程持续迭代，芯片设计成本呈指数上升。”
他进一步解释道：“芯片要做验证，软件方面的灌输、投入，随着工艺节点不断先进化，成本不断递增。”这其中一大部分原因在于传统验证与仿真环节。
比如复杂的验证设计，让软件也变得非常复杂，以致于软件团队需要更多的验证工具来并行开发，以保证芯片的流片成功及上市时间。
又比如验证环境，“目前软件团队使用的原型验证系统与设计团队使用的仿真验证系统为两套环境，且成本高昂。”
种种因素的累积下最终导致软件和硬件验证脱节，以致于一套完整流程走下来，不仅浪费时间，也消耗了大量人力。也因此，原型验证+硬件仿真加速一体化平台成为必然趋势。
创意电子技术总监 肖有军
——Chiplet的核心
可以注意到，从年初至今，半导体产业内出现了多个关注点，其中在IC设计领域，Chiplet就是一个绕不过去的话题。
肖有军表示，依据Chiplet方案可以组合从6.4-51.2Tbps的不同产品线、做各种叠加，这对于成本有很好的优势。
具体来看，传统模式中，由于不同技术节点的IP核迁移时间成本较高，而利用Chiplet技术，则可以只迭代一个芯片模组中的部分核心，从而达到在时间和资金层面节约研发成本的目的。
“Chiplet核心的是GLink、HBM，以及台积2.5D/3D的工艺。”肖有军说到。
就在今年3月，UCIe产业联盟正式成立，主要定义了协议适配等等，目前只支持2D和2.5D，“希望能推进Chiplet方案，如果有标准接口，将更容易出现Chiplet和产品的集成。”
华测检测认证集团股份有限公司芯片实验室经理 黄智伟
——产品设计极限值：可靠性测试验证新趋势
“不管终端场景如何应用，其实整个芯片开发过程中有一个很重要的环节，就是通过可靠性测试验证的手段，去看产品在最终终端产品是否可以适用。”黄智伟表示。
顾名思义，所谓的可靠性验证，就是为了验证“产品”质量，评估“产品”适应环境能力，剔除“产品”早期失效的模式，发现“产品”失效点，了解“产品”为何失效，最终帮助芯片设计做出优化改善。
当然了，黄智伟也指出，“考虑到成本、上市等综合因素，若产品失效，或许不一定要去修正，但至少在研发阶段，能够让内部团队知道失效的现象或原因在哪里，从而作为产品上市前的评估。当迭代更新时候，也可以为后面版本的改进进行加速。”
“从整个电子产品的历程来说，包含芯片设计，到后端的组装，整个过程中可靠性测试验证+失效分析是非常关键的。”
而在当下，黄智伟也表示，“产品设计极限值”是可靠性验证新趋势，意在用最短的时间、最大应力来激发产品潜在的故障因子。
