来源：内容由半导体行业观察（ID：icbank）编译自semiengineering，谢谢。
目前，有多种方法可以实现小芯片系统。一种是采用封闭系统，制造商在内部开发所有组件，并负责调试和监督组装。在这种情况下，一切都在该公司内部协调，不需要任何标准。
另一种方法是建立开放式芯片系统。这种方法可以挖掘更大的未来市场，因为它支持开发满足多家公司需求的新系统。开放式芯片系统方法对于希望专注于开发一个或多个芯片作为整体系统一部分的初创公司尤其有用。这样，他们就可以完全实现自己的创新想法，而不必担心其他组件。
实现此类开放式小芯片系统的关键在于建立相关标准。当前的标准化工作重点是连接各种组件的接口。UCIe 和 BoW 是推动该领域标准化的最知名参与者。
如今，各种公司对小芯片的需求都在增长，这些应用包括数据中心、汽车和计量，而后者则专注于不同电路技术的异构集成。然而，开放式小芯片系统面临的挑战因应用而异。在汽车领域，主要挑战之一在于启动过程以及单个组件和整个系统的安全性。对于数据中心应用，重点是确保整个系统运行良好。而在测量设备领域，首要任务是促进不同（在某些情况下是“奇特的”）电路技术的异构集成，而这又需要建立相应的接口。
克服这些挑战意味着需要建立更多标准，这些标准涵盖的范围远远超过目前为接口实施的标准。肯定需要一个标准来为启动过程和芯片系统激活带来一致性。一些开发已经取得了进展——例如通过 JTAG——关于单个电路，但这些开发必须得到显著扩展，目前还不能应用于芯片。更重要的是，需要一个标准来确保安全性——无论是整个芯片系统还是其各个组件。这样的标准必须涵盖各个方面，包括对强大供应链的要求、系统开发以及应用软件的安全和认证安装。
对于数据中心和汽车行业某些领域使用的开放式小芯片系统，未来的性能要求要求电源具有更大的灵活性。需要制定标准的主要原因是所使用的电压水平多种多样，每种电压水平对电力供应的要求也大不相同，从几毫安到几百安培不等。但在这方面，标准化方面也没有做出任何明显的努力。
用于测试芯片系统的标准即将出台，但这些标准仍需扩展以满足更多要求。未来，这些标准不仅必须涵盖测试本身，还必须涵盖相应的激活和故障定位过程。激活过程对于所有芯片系统都是必要的，因为如果系统在此阶段发生故障，则找出问题的唯一方法就是通过破坏性测试。此外，至关重要的是必须合理地查明故障原因，因为系统将不再可用于进一步测试。故障定位标准对于汽车应用尤其重要，因为满足这些标准是获得认证机构批准的唯一途径。
小芯片和封装的世界如何交织在一起
芯片标志着半导体创新的新时代，而封装是这一雄心勃勃的设计事业中不可或缺的一部分。然而，尽管芯片和封装技术携手合作重新定义了芯片集成的可能性，但这种技术结合并不是那么简单直接。
在芯片封装中，裸芯片被封装在带有电触点的支撑盒中。该支撑盒可保护裸芯片免受物理损坏和腐蚀，并将芯片连接到 PCB。这种芯片封装形式已经存在了几十年。
然而，由于摩尔定律的放缓和单片集成电路制造成本的不断上升，业界开始采用硅中介层等先进封装技术。先进封装也增加了成本，一般只有用于高性能计算 (HPC) 应用的大型芯片才能负担得起。
然后，先进封装解决方案增加了设计复杂性。例如，中介层需要额外的硅片，限制了设计人员可以放在芯片上的空间。此外，硅中介层限制了整个系统级封装 (SiP) 的尺寸，从而降低了晶圆测试覆盖率。这反过来又会影响产量、增加总拥有成本并延长生产周期。
进入芯片组，它承诺以更低的功耗实现更小的 SiP 占用空间。换句话说，与先进的封装技术相比，芯片组可以通过 die-to-die 实现实现类似的带宽、功率效率和延迟 - 所有这些都在使用标准封装的情况下实现。
芯片将单片 IC 拆分成多个功能块，将功能块重新组合成单独的芯片，然后在封装级别重新组装。但芯片必须通过密集、快速和高带宽的连接相互通信。这就是它与封装的微妙关系凸显出来的地方。
Eliyan 首席执行官 Ramin Farjadrad 表示，小芯片消除了先进封装的缺点和限制。Eliyan 等公司正在展示标准有机封装中的 die-to-die 实现，据 Farjadrad 称，这可以创建更大的 SiP 解决方案，从而以更低的成本和更高的产量实现更高的单位功率性能。
Farjadrad 开发了束线 (BoW) 芯片系统，该系统后来被开放计算项目 (OCP) 采纳为互连标准。然而，现在业界正围绕通用芯片互连快速 (UCIe) 接口进行整合，该接口旨在通过开源设计标准化芯片之间的芯片间互连。
UCIe 联盟正在将小芯片市场划分为两大领域：标准 2D 封装技术和更先进的 2.5D 技术，例如晶圆基板上的芯片 (CoWoS) 和嵌入式多芯片互连桥 (EMIB)。CoWoS 和 EMIB 等先进封装选项可提供更高的带宽和密度。
这证明了封装在芯片设计中的关键作用以及它如何影响芯片的性能。以英特尔最近在其年度活动 Innovation 2023 上展示的基于 UCIe 连接的芯片测试芯片为例。该公司在英特尔 3 工艺节点上制造了该芯片，并将其与在台积电 N3E 节点上制造的 Synopsys UCIe IP 芯片配对。这两个芯片通过英特尔的 EMIB 接口互连。
毫不奇怪，半导体行业开始在封装和小芯片的交叉点上采取举措。首先，智原科技推出了 2.5D/3D 封装服务，据称可以促进小芯片中多源芯片的无缝集成。总部位于台湾新竹的智原科技正在与晶圆厂和 OSAT 供应商密切合作，以确保在提供这些服务的同时满足产能、产量、质量、可靠性和生产进度要求。
其次，西门子 EDA 推出了一款针对多芯片架构的测试设计 (DFT) 解决方案，该解决方案可在单个设备中垂直连接芯片（3D IC）或并排连接芯片（2.5D）。Tessent 多芯片软件解决方案可以生成芯片到芯片的互连模式，并使用边界扫描描述语言 (BSDL) 实现封装级测试。
Yole Intelligence 计算和软件解决方案高级分析师 John Lorenz 表示，采用 Chiplet 方法进行 IC 设计的经济性与互连和封装解决方案的成本和成熟度密切相关。然而，尽管接口和互连技术备受关注，但封装在 Chiplet 设计中的作用尚不明确。
随着 UCIe 标准的出现，这种情况可能会有所改变，该标准旨在在封装级别创建通用互连。其目标是促进芯片集的活跃、多供应商生态系统，这样半导体公司就可以简单地从其他设计人员那里选择芯片集，并以最少的设计和验证工作将它们嵌入到设计中。
归根结底，芯片既可以满足标准有机封装，也可以满足先进封装解决方案的需求。设计工程师必须在设计过程的早期阶段确定芯片的最佳封装结构，同时还要考虑芯片尺寸、基板、凸块间距和数量、功率分析和热模拟。
但有一点是明确的：封装技术与芯片设计的未来息息相关。而对于芯片封装，并没有一劳永逸的解决方案。
本文转自：半导体行业观察，转载此文目的在于传递更多信息，版权归原作者所有。如不支持转载，请联系小编demi@eetrend.com删除。
