AI芯片的竞争，通常被描述为算力、带宽、容量和功耗的竞争。但随着2.5D/3D先进封装将越来越多高价值器件集成进同一个Package，一个更接近量产的问题正在浮出水面：一颗已经通过测试的GPU，加上八个已经通过测试的HBM Stack，是否一定能组成一颗满足目标性能、功耗和可靠性要求的完整芯片？
过去，测试主要回答的是这颗器件是好还是坏？在先进封装中，测试数据还需要进一步回答：这颗器件在什么条件下是Good，又适合与哪些器件组合？在先进封装中，Good不再只是单颗器件的属性，也开始成为器件之间的组合关系。这不仅是一个测试或算法问题，还会影响高价值器件损失、SKU兑现、库存利用、NPI爬坡和异常追溯。
一、先进封装放大的，是晚期失效的连带成本
先看一个纯数学意义上的简化模型。假设一颗GPU和八个HBM Stack，每个器件均独立具有99%的概率不会导致整个Package失去目标SKU资格；同时假设任一器件不满足要求，都会使整个组合无法按照目标SKU出货。那么，九个器件同时满足要求的概率为91.4%； 这只是用于说明多器件风险累积的数学示意，并不代表真实的量产良率模型。实际结果还会受到缺陷相关性、测试覆盖率、中介层、基板、micro-bump、TSV、封装工艺、Repair能力和降档策略等因素影响。它说明了一个基本事实：当多颗高价值器件进入同一个封装后，任何一个器件、互连或装配环节出现问题，都可能影响整个Package的目标SKU出货。
因此，先进封装中昂贵的不只是坏片本身。更昂贵的是，问题直到Package Test、Final Test甚至System Level Test阶段才被发现，并连带损失同一封装中其他原本合格的高价值器件。2024年《Heterogeneous Integration Roadmap》的测试技术章节也指出：坏Chiplet如果直到封装测试阶段才被发现，可能造成Package中其他良好Chiplet的高成本损失。[1]
二、Known Good，不等于组合后一定Good
先进封装行业很早就提出Known Good Die（KGD）：在装配前尽可能确认裸片合格，避免把已经能够识别的坏片装入昂贵封装。这也是先进封装良率管理的基础。不过，在GPU与HBM的组合中，两侧的测试对象并不完全相同：
对GPU而言，封装前测试的对象通常是GPU Die，目标是形成可信度更高的KGD；
对HBM而言，进入最终封装的是由多颗DRAM Die及Base Die组成的HBM Stack，需要进一步形成经过堆叠级测试的Known Good Stacked Die（KGSD）。
KGD与KGSD都在降低不合格器件进入最终封装的风险，但二者的测试对象、测试条件以及能够提供的数据并不相同。
更重要的是，Known Good主要解决的是不要把已经能够识别的不合格器件装进去，但它不能完全回答：多个分别合格的GPU Die与HBM Stack组合后，能否共同满足系统要求？因为“合格”并不是完全同质的状态。两颗GPU Die都通过测试，但其最高工作频率、最低工作电压、漏电、功耗和PHY相关特征可能并不相同。两个HBM Stack都通过测试，其Speed Bin、功耗、温度和I/O相关特征也可能存在差异。某些Lane、Repair、冗余资源或原始Margin信息也可能具有配对价值，但这并不意味着芯片设计公司一定能够获得这些数据。实际可用于配对的字段，取决于HBM供应商的交付范围、Stack-level Test能力以及双方约定的数据接口。部分企业可能只能获得Speed Bin和有限的质量信息，而无法获得完整的Lane状态、Repair明细或原始Margin数据。因此，真正有意义的问题不只是：这颗GPU是不是Good？这个HBM Stack是不是Good？
而是：它们分别在什么条件下Good，企业能够获得哪些可信数据，又能否在同一个封装中共同Good？
三、单颗满足规格，不代表组合后仍有足够裕量
从工程逻辑看，至少有三类组合风险值得关注。
1. 端到端接口裕量
一颗GPU Die与一个HBM Stack分别测试时都可以Pass，但二者的测试环境、数据速率、训练配置和判定方法可能并不相同。进入实际封装后，还会叠加Interposer走线、micro-bump、封装寄生、供电完整性、时钟、训练、温度和工艺波动。两个单独合格的器件组合在一起，未必能够稳定运行在目标数据速率。这里所说的“裕量叠加”，不是将GPU PHY Margin与HBM I/O Margin两个数值直接相加。更准确地说，是利用前序测试特征、封装模型和相关性分析，判断特定GPU、HBM与互连结构能否共同形成足够的端到端链路裕量。
2. 功耗与热特性组合
一颗高性能GPU可能同时具有较高的漏电或功耗。不同HBM Stack在具体工作条件下，也可能表现出不同的功耗和温度响应。如果只按照速度档位进行组合，最终Package可能满足频率要求，却超出Package Power或热设计边界。因此，最快的GPU未必应该机械地搭配一组同样偏高功耗的高速HBM。真正需要考虑的，是如何在性能、功耗、温度和系统裕量之间形成合适的整体。
3. Repair状态与剩余冗余资源
通过备用Lane、冗余资源或内部修复，一个器件可以被判定为合格。但不同Repair机制的作用和可见性并不相同，不能笼统认为所有Repair状态都会影响组合质量。某些Repair状态可能反映器件剩余冗余资源或潜在风险。只有在数据能够获得、并且已经验证其与后续表现存在关联时，才适合作为配对规则或风险判断的输入。
这些场景共同说明的是：单颗器件的Pass/Fail，无法完整描述它在多Die系统中的适配性。
四、Smart Pairing不是“把最好的都放在一起”
人们很容易把GPU与HBM的配对理解为：Fast GPU配Fast HBM，Normal GPU配Normal HBM。但真正的量产决策比这复杂得多。
2012年，Sangdo Park和Taewhan Kim在IEEE International SoC Design Conference发表了《Die Matching Algorithm for Enhancing Parametric Yield of 3D ICs》。论文研究的不是GPU与HBM量产配对，而是通用多层3D IC中的Die Matching问题。[3] 论文比较了两类思路：
只关注当前这一步能否形成合法匹配；
在当前匹配时，同时考虑这一选择是否会破坏后续层的可匹配空间。
在论文给出的三层Die示例中，两种策略在第一次匹配时都形成了四组合法的二维组合。但继续与第三层Die匹配后，一种策略只能形成三个完整堆叠，参数良率为75%；另一种策略则形成了四个完整堆叠，参数良率达到100%。论文进一步将增强的二维Die Matching建模为最小成本最大流问题。在其基准实验中，相较论文所比较的既有方法，3层、4层和5层3D IC的参数良率分别提高约5%、8%和12%。[3] 这些结果不能直接外推为现实GPU—HBM产品的量产收益，也不能证明GPU厂商正在使用同一种算法。但它揭示了多Die组合中的一个基本问题：
当前组合方法，不代表整个库存最终能够形成最多、价值最高的完整组合。
假设一批HBM中，只有少数Stack具有较高的接口裕量。如果采用逐颗贪心策略，把这些HBM优先分配给本身接口条件已经较好的GPU，当前这个Package可能获得很高的组合评分。但后续接口条件相对边缘的GPU，可能再也找不到合适的HBM，只能降档、延迟装配，甚至无法进入目标SKU。因此，Smart Pairing通常需要分成两个层次：
先依据产品规格、器件兼容性、质量要求和工程Guard Band，排除不可接受的组合；
再在满足硬约束的候选组合中，结合库存、SKU、订单和交付目标进行优化。
算法不能绕过工程师设定的质量和安全边界。它所解决的是，在这些边界内，如何让有限库存形成更多满足目标SKU的完整组合。
Smart Pairing不是把最好的器件放在一起，而是在工程边界内形成整体可出货价值更高的配置。
五、行业正在从“筛除坏片”走向“利用数据指导组合”
公开资料已经能够确认Smart Pairing所依赖的前置能力正在形成。一方面，异构集成正在推动测试向前移动，在高价值器件进入最终封装前提高KGD与KGSD的可信度，减少晚期失效带来的连带损失。另一方面，测试结果正在从Pass/Fail进一步走向Speed Binning、Performance Binning、Calibration和Die Matching。
2024年《Heterogeneous Integration Roadmap》将KGSD和Singulated Die Test列为正在发展的HBM测试方向，同时指出，高速测试、功耗、散热、并行度、测试质量和成本仍然是主要挑战。[1] 路线图还提出，需要关联从Wafer Probe到System Level Test的测试结果，并补齐Package内部各颗Die的Material Traceability和Genealogy，为Speed Binning和Die Matching提供基础。[1] 但数据能够连接起来，并不意味着数据可以直接比较。
Wafer Sort、HBM Stack Test、Package Test和System Level Test的电压、温度、速率、设备、程序及判定方法可能不同。真正用于配对前，还需要统一参数定义，保留测试条件和版本，并建立不同测试阶段之间的Correlation关系。因此，公开资料更适合支持这样的判断：行业正在从“筛除坏片”，逐步走向“利用器件数据指导分档和组合”。
GPU与HBM如何配对必然是属于各企业产品、工艺、测试和供应链体系中的核心Know-how。
六、Smart Pairing需要的，不只是一个算法
如果把Smart Pairing简单理解为开发一个Matching Algorithm，很容易低估其进入量产的难度。一个真正能够进入生产流程的系统，至少需要具备五项能力。
1. 器件身份与完整谱系
系统需要为GPU Die、HBM Stack、Interposer、基板及最终Package建立唯一身份，并保留Wafer、Lot、Die坐标、供应商、装配批次和测试版本等关系。没有器件级Genealogy，封装后结果就无法准确回到装配前的器件和测试数据。
2. 数据可获得、可理解、可比较
系统不仅要保存参数，还要保留参数对应的电压、温度、速率、设备、测试程序和版本。对于来自不同供应商和不同测试阶段的数据，还需要明确哪些能够直接使用，哪些需要Correlation，哪些根本无法获得。
3. 工程规则可配置、可审核、可回放
产品规格、兼容性要求、质量标准和Guard Band需要转化为受控的工程规则，而不是长期分散在Excel、临时Python脚本和少数专家经验中。规则需要保留版本，使企业能够回答：当时为什么形成这个组合，使用了哪一版数据和判断条件。
4. 决策能够进入装配执行
配对结果不能停留在分析界面里，还必须转化为可执行、可防错、可追溯的装配指令。这包括锁定被选中的GPU与HBM、生成Package级装配清单和位置映射、传递给MES、WMS或OSAT执行系统，并处理缺料、换料、返工和降档。最终还需要确认：实际装入Package的器件，与系统决策选择的器件一致。
5. 封装后结果能够关联、归因和反馈
Final Test、Burn-in和System Level Test结果需要关联回GPU、HBM、Interposer、基板、装配批次、测试版本和当时的组合决策。但数据回流不能自动证明某条配对规则正确或错误。异常还可能来自封装材料、micro-bump、装配工艺、测试程序或热机械应力。因此，完整的反馈过程应当是：关联 → 归因 → 验证 → 规则迭代。
只有经过失效分析、统计相关性或受控实验，才能判断异常是否确实与特定组合特征有关。算法决定系统能够如何优化，器件谱系、数据定义、工程规则和装配闭环决定它能否真正进入量产。
七、企业可以从四个问题开始
对于已经进入2.5D/3D先进封装、Chiplet或HBM产品开发的企业，可以先做一次内部检查。
第一，从一个最终Package ID出发，能否反查其中的GPU Die、全部HBM Stack、Interposer、基板、装配批次和测试版本？
第二，当前保存的是完整参数及其测试条件，还是只留下了Pass/Fail与最终Bin？不同阶段的同名参数是否具有经过验证的Correlation关系？
第三，GPU与HBM的组合规则，是配置在受控系统中，还是分散在Excel、Python脚本和少数专家的经验中？配对结果能否形成可执行、可防错的装配指令？
第四，封装后的测试结果，能否关联回最初的器件、材料、装配过程和组合决策，并进一步支持工程归因？
如果这些问题仍然难以回答，那么企业首先面临的不是算法不够先进，而是量产数据、生产执行和决策过程还没有形成闭环。这类能力也不需要一次性建成。企业可以分三个阶段推进：
建立Package、GPU Die、HBM Stack及关键封装材料之间的身份、测试和装配谱系；
将已有匹配经验转化为可配置、可版本管理、可审核、可回放的工程规则，并打通配对结果与装配执行；
在硬规则基础上引入库存、SKU和订单约束进行全局优化，再利用封装后数据，经过工程归因和验证后持续校准。
从“每颗都测试过”，走向“每个组合都有依据”
先进封装并没有降低测试的重要性。相反，它要求测试承担更大的责任：测试结果不再只是用于判断一个器件能否进入下一阶段，还需要成为后续分档、配置和组合决策的证据。一颗GPU和八个HBM分别是好品，只是形成一颗好芯片的必要条件。真正决定最终产品能否稳定交付的，是这些器件能否在性能、功耗、温度、接口、可靠性和目标SKU上形成合适的整体，并且这一组合能够被准确执行、追溯和持续验证。
参考资料 (References)：
[1] IEEE Electronics Packaging Society, Heterogeneous Integration Roadmap 2024：Chapter 17, Test Technology。
[2] Intel Foundry, Advanced Packaging Innovations；Intel Foundry Fact Sheet。
[3] Sangdo Park, Taewhan Kim, Die Matching Algorithm for Enhancing Parametric Yield of 3D ICs, IEEE International SoC Design Conference, 2012, pp. 143–146。
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