本文编译自electronicdesign
自数十年前基于超大规模集成电路（VLSI）的专用集成电路兴起以来，单片集成一直是芯片设计的主流方法。在单片设计中，逻辑电路、存储器、模拟接口以及专用加速器等集成电路的所有构建模块，均被集成到单一硅片上。片上系统（SoC）模式为工程师提供了一种结构紧凑、耦合紧密的架构，同时配备成熟的设计与验证流程。
然而，晶体管的持续微缩以及系统复杂度的不断提升，正逐步逼近这种方法的极限。现代芯片的尺寸日益增大，而最先进的制程节点不仅成本更高，还对良率极为敏感。因此，在单一芯片上集成高性能芯片通常所需的全部功能，可能会带来高昂的成本、较大的风险以及较差的灵活性。
在过去10年左右，基于芯粒的架构已开始在市场上崭露头角。这种架构并非将所有组件集成到一个大型芯片上，而是将系统划分为多个较小的芯片，即广义上的“芯粒”，每个芯粒都针对特定功能进行优化。这些芯粒会被单独制造，之后通过2.5D封装、3D堆叠等先进互连技术组装到单个封装体中。
尽管芯粒有望带来更高的灵活性、更快的上市速度以及更低的成本，但也会引发新的复杂性问题。因此，芯粒并非适用于所有应用场景。那么，何时采用基于芯粒的设计才合理？在哪些情况下单片设计仍是更优选择？背后的原因又是什么呢？
芯片设计师采用芯粒的时机、场景及原因
选择基于芯粒的设计，核心驱动因素可归结为芯片面积与成本。
在最先进的芯片中，尤其是数据中心和AI领域所用芯片，若要在单一芯片上集成所需功能，其占用的芯片面积可能接近甚至超过现代光刻工具的掩模版尺寸限制。当前300毫米光刻工艺中使用的光掩模版面积为26×33毫米，这定义了掩模版的尺寸上限，意味着单片芯片的面积通常无法超过约858平方毫米。
一旦超过这一阈值，单片集成便难以实现。即便未达阈值，芯片尺寸越大，出现缺陷的概率也越高，这会导致良率下降、成本攀升。一处缺陷就可能使整个芯片失效，造成巨大损失。
芯片尺寸与采用芯粒最关键的经济动因——芯片成本——密切相关。在5纳米、3纳米等先进制程节点制造大型单片芯片，其成本要远高于成熟制程节点，这既源于工艺复杂性，也与良率降低有关。先进制程需要更精密的光刻技术、更多的工艺步骤以及成本更高的掩模版组。这些因素会直接推高基础制造成本，这还未计入良率的影响。
当芯片尺寸较大时，良率降低会进一步突出成本问题。芯片出现一处或多处缺陷的概率，会随芯片总面积的增加而上升。因此，芯片尺寸越大，芯片失效的风险就越高。这些失效的芯片最终必然会被废弃。
基于芯粒的设计则能规避这一问题：它将功能分散到多个更小的芯片上，从统计角度而言，小芯片无缺陷的概率更高。最终封装时，只需选用经过验证的合格芯片（known-good dies）即可。实际应用中，芯粒的良率可超过50%，而总面积相近的大型单片芯片，良率可能降至30%以下（如图1所示）。
另一个重要驱动因素是异构集成。许多复杂系统包含需求差异极大的功能模块，例如高速数字逻辑、片上存储器、专用加速器以及低功耗模拟接口。这些模块往往通过采用不同制程节点实现最佳性能或最优成本效益。但在单片设计中，所有IP模块必须在同一衬底和制程下实现，这往往会导致性能或成本上的妥协。
而芯粒架构允许每个子系统在最适配的制程节点上制造，之后在封装层面进行集成。旧有设计中经过验证的IP模块（如模拟前端）可直接复用，仅需将关键数字逻辑更新至更新的制程节点，从而缩短研发时间并降低风险。
芯粒还在架构层面引入了模块化与可复用性。一款芯粒经过验证和认证后，可在多个设计中复用，无需重复完整的设计与验证流程。因此，工程师在更新系统功能，或针对不同性能、特性配置升级芯片设计时，能提高工作效率。这种方式还降低了为大型客户定制芯片的门槛。
最后，芯粒架构在可扩展性方面具有优势。无需重新设计整个系统，只需集成额外芯粒即可增加新功能。若单一模块出现设计问题，仅需重新设计或重新认证对应芯粒。与单片设计中需对整片芯片重新设计相比，这能降低风险并加快研发进度。
这些优势与行业日益清晰的愿景相契合：开发可现货采购的标准化芯粒，实现更快上市速度、更低研发成本，并构建具有竞争力的“即插即用”组件生态系统。
为何单片芯片设计仍是行业标准
尽管基于芯粒的架构关注度日益提升，但单片专用集成电路（ASIC）在诸多场景下仍为首选。
首要原因在于其架构的简洁性：将所有功能集成于单一芯片，可规避因芯粒拆分带来的额外设计、测试及封装复杂性。此外，工程师在SoC设计方面拥有数十年经验，深知验证与测试的关键要点；同时，成熟的电子设计自动化（EDA）工具体系也为单片芯片研发降低了难度。
其次，测试流程更简便。单片设计依托成熟的可测试性设计（DFT）方法学及现有工具支持，所有功能均集中在单一芯片上，无需跨芯片协调测试，也无需考虑互连环节的潜在失效模式。这使得系统级验证比芯粒设计更高效、更可控。
再者，单片芯片设计中功能模块间的集成度更高，能最大限度降低互连延迟并提升带宽。对于存在严格时序约束的系统（例如紧密耦合的计算核心之间，或处理器核心与共享存储模块之间需实现低延迟通信），即使微小延迟也可能导致性能下降。在此类场景中，单一芯片上模块的物理邻近性仍是不可替代的优势。
此外，基于芯粒的方案存在一些系统级不确定性，行业仍在探索解决中。这包括封装技术标准的制定，以及热应力与机械应力下长期可靠性的保障。这些均为当前的活跃研发领域。
测试环节也有待创新。尽管芯粒会经过严格测试，但封装后的表现可能发生变化；对单个芯粒进行测试也存在困难，尤其是当硅芯片处于3D堆叠结构中时。
因此，对于未触及芯片面积上限、且无需异构集成的系统而言，单片设计的简洁性可能比芯粒的模块化与灵活性更具优势。
谨慎选择：芯粒带来的工程挑战
尽管在诸多场景下，单片集成仍是更简便的选择，但芯粒的潜在优势足以支撑其额外的复杂性投入。不过，若决定采用基于芯粒的架构，便需应对一系列新的工程挑战。
其中一个核心考量是拆分策略（如图2所示）。也就是说，哪些功能模块可以被独立划分，同时又不会对延迟、带宽或时序造成影响？
第一步是评估拆分的技术可行性。若功能模块之间存在严格的时序要求或需要高带宽通信，将其分离往往会引入难以接受的延迟，因此，这类模块通常难以拆分。相反，交互较少的模块，例如模拟电路与数字逻辑之间，或独立加速器，通常更适合部署在单独的芯片上。
另一个重要因素是，设计中不同制程节点的优化适配。例如，模拟电路在成熟制程节点上通常能发挥最佳性能，而数字核心则能从先进晶体管微缩中获益。将这些模块拆分到不同芯粒中，可在最能产生价值的地方应用先进制程技术，同时避免将相关成本分摊到整个设计中。
然而，拆分不可避免地增加了测试与验证的复杂性。每个芯粒必须先独立验证，再作为组装后系统的一部分（包括芯粒间连接）重新验证。设计人员可能需要在芯片和封装层面都植入测试逻辑，且单个芯片可能需要独立的供电线路，这使得供电设计比单片流程更复杂。此外，芯片间互连会引入新的失效模式和验证难题，这些仍是行业内正在探索的课题。
芯片设计师还需能帮助应对芯粒设计复杂性的新型软件工具。尽管单个芯粒的设计方式可与单芯片一致，但将整个设计作为单一系统进行分析仍常常面临挑战。因此，尽管支持力度在提升，但芯粒设计相关的EDA工具、系统级测试建模标准、互连仿真及热建模工具，其成熟度仍不及单片设计工具。
通用芯粒互连协议（UCIe）及其他标准旨在简化多芯片集成，但在实际应用中，尤其是汽车等领域，这些标准的落地仍颇具难度。
在这类场景中，对机械可靠性和封装的严格要求往往与标准接口的预设条件存在冲突。例如，当前规范允许通过衬底实现垂直过孔连接，但出于机械应力和长期耐久性考虑，这类连接在高可靠性系统中并不可行。
这些标准不仅解决物理层和协议层的互操作性问题，还在不断演进以支持系统级需求，如安全性、保密性和可测试性。
除此之外，热约束和物理约束会影响芯粒在封装体内的布局。芯粒系统的功率分配可更灵活，在某些情况下可能简化散热设计，但这依赖于精细的布局和布线规划。
例如，热点可能导致系统性能下降；在密集区域周围进行信号和电源布线可能导致互连路径变长，进而产生负面影响；同时，衬底布线资源有限等物理布局约束，可能限制芯粒的放置和连接方式。
芯粒适用的场景及不适用场景
那么，如何在单片集成与芯粒集成之间做选择？归根结底，这一决策取决于应用的具体需求：性能要求、系统复杂度、封装限制、成本敏感度及认证要求，这些都会影响架构的最优选择。
在数据中心、高性能计算等领域，使用芯粒已逐渐成为标准做法。这类系统通常需要较大的芯片面积来容纳计算与存储子系统，这会逼近掩模版尺寸限制，并增加良率损失风险。
芯粒可将计算与存储模块拆分到多个芯片上，每个芯片可能采用不同制程节点，还能更高效地分散热负荷。同时，拆分设计也让经过验证的组件可在多种系统配置中复用。
芯粒集成持续获得认可的另一领域是汽车先进驾驶辅助系统（ADAS）和自动驾驶计算平台（如图3所示）。这类系统往往需要大型异构SoC，且对可靠性有严格要求。
芯粒可帮助将关键功能隔离在不同芯片上，并允许子系统在最终组装前进行独立测试。例如，工程师可在高性能SoC中集成冗余计算芯粒，实现故障互检，若其中一个芯粒失效，另一个可无缝接管。
目前，芯粒在汽车行业的应用仍相对少见，原因在于UCIe等标准尚处于发展初期，且其在机械稳健性、热应力耐受及长期可靠性方面尚未经过广泛验证。
相比之下，其他市场即便面对高复杂度需求，仍倾向于选择单片集成。例如在金融系统中，延迟是首要考量因素，芯粒间通信引入的微秒级延迟都可能造成问题。因此，尽管成本更高，大型单片芯片仍是该领域的首选架构，因其能提供稳定性能，并最大限度减少紧密耦合功能模块间的通信延迟。
移动设备和物联网（IoT）设备通常也偏好单片集成，因为这类设备以小尺寸、低功耗及功能紧密集成为核心诉求。这些需求使得芯粒封装带来的额外复杂性显得得不偿失。
随着封装标准的日益成熟及系统级认证流程的演进，芯粒可能会在新领域展现出更多优势。例如在航空航天领域，容错能力通常通过系统级的多芯片冗余实现；若改用芯粒集成冗余功能，或许能在保持稳健性的同时，降低系统复杂度并提升效率。
芯粒会成为芯片制造的新标准吗？
归根结底，芯粒是芯片设计师工具箱中的又一项工具。从单片芯片设计向多芯片架构的转变，核心在于根据设计约束、应用需求和技术成熟度，平衡各类取舍。
当系统逼近芯片尺寸极限、需要异构集成，或能从模块化与复用性中获益时，芯粒的优势便极具吸引力。在此类场景中，有选择性地使用先进制程节点、更灵活地应用迭代的能力，可能会盖过拆分带来的额外复杂性。
此外，封装与衬底技术的进步为这一转变提供了支撑。中介层材料、凸点间距及布线密度方面的创新，如今已能实现芯粒的近距离排布，进而支持更高带宽、更低每比特能耗及更少寄生效应。
与此同时，当简洁性、低延迟和功能紧密耦合成为首要需求时，单片集成仍是首选。成熟的设计流程、完善的工具链以及可预测的性能，使单片专用集成电路（ASIC）持续成为高效解决方案，尤其适用于小型、低功耗或延迟敏感型应用。
未来5至10年，芯粒会成为默认的集成策略吗？可能性不大。芯粒代表的是一种互补性架构策略，而非对所有设计方法的替代。未来数年，单片集成与芯粒集成将持续共存，具体选择将取决于所构建系统的特定需求。
本文转自：TechSugar，转载此文目的在于传递更多信息，版权归原作者所有。如不支持转载，请联系小编demi@eetrend.com删除。
