本文由半导体产业纵横（ID：ICVIEWS）编译自3dincites
2.5D IC 封装面临的制造挑战有哪些？
人工智能芯片的封装就像是一个由不同尺寸和形状的单个块组成的拼图，每一块都对最终产品至关重要。这些器件通常集成到2.5D IC封装中，旨在减少占用空间并最大限度地提高带宽。
图形处理单元 (GPU) 和多个 3D 高带宽内存 (HBM) 堆栈构成了 AI 难题的主要部分。先进的 IC 基板 (AICS) 为构建 2.5D 封装奠定了基础。
在本文中，我们将重点关注该过程的先进封装方面，以及2.5D IC 封装中面临的制造挑战。
但在讨论这个问题之前，我们先来谈谈什么是人工智能。
关于人工智能
众所周知，人工智能只是一种新型的技术工具。它的作用与其他工具的作用相同：使用户能够更高效、更轻松地完成任务。以下是不同类型人工智能的列表，该列表恰好是使用生成式人工智能创建的。
人工智能（AI）：这是一个广泛的术语，它是一种模拟人类智能的技术，使机器能够像人一样学习、思考和做出决策，从而能够自主地执行各种任务。
生成式人工智能（GAI）：生成式人工智能是一种可用于创建新的内容和想法（包括对话、故事、图像、视频和音乐）的人工智能。人工智能技术试图在图像识别、自然语言处理（NLP）和翻译等非传统计算任务中模仿人类智能。
机器学习 (ML)：是人工智能的一个分支，它使计算机能够从训练数据中“自学习”并随着时间的推移而改进，而无需进行显式编程。机器学习算法能够检测数据模式并从中学习，以便做出自己的预测。简而言之，机器学习算法和模型通过经验进行学习。
深度学习：这是机器学习的一个子领域，它使用人工神经网络来模仿人脑的学习过程。它专注于神经网络来解决复杂的问题。
上述每一种应用都受益于或需要高性能计算能力。
现在我们已经讨论了人工智能，让我们进一步探讨 2.5D 人工智能芯片的封装挑战。本文将重点讨论与硅通孔 (TSV)、微凸块和 AICS 相关的挑战。
TSV 挑战
TSV 是 2.5D 和 3D 封装的制造和性能难题的关键部分。TSV具有极小的临界尺寸、高纵横比（HAR）和精细螺距，可实现大量输入/输出，并为HBM和硅插入器提供垂直电气通路。
TSV工艺是密集的，需要几个关键的工艺步骤，包括蚀刻，沉积，填充和化学机械平坦化（CMP）。随着对更薄的硅芯片的需求，减少TSV尺寸，甚至在某些情况下，更高的纵横比，控制精确的尺寸和深度，并发现越来越多的隐藏的缺陷，是保持高成品率的关键。
顶部和底部的关键尺寸（CD），侧壁轮廓和深度都是TSV制造的重要工艺控制参数，因为它们会影响堆叠芯片之间的电性能。如果TSV蚀刻得不够深，则即使两个管芯被放置在彼此的顶部，它们也不会被连接。接下来，沉积具有良好均匀性和厚度控制的阻挡层/衬垫材料。电镀铜填充TSV，其中测量覆盖层厚度以及检查铜填充的生长缺陷和空隙至关重要。
至于晶圆的背面，晶圆的正面将暂时粘合到载体上，因此可以减薄背面以露出 TSV。细化过程很重要。必须测量和监控蚀刻 TSV 的剩余硅以进行研磨和毯式蚀刻，以确保均匀地露出 TSV 互连以堆叠芯片或整个晶圆。未能准确测量和检查背面可能会导致缺陷、变形、电阻和设备故障，最终导致废品增加和产量下降。
有助于解决上述挑战的工具包括用于高级OCD和HAR结构的计量以及自动化高速亚微米缺陷检测和2D/3D计量系统。
微凸块挑战
除了 TSV 之外，微凸块也是提供 AI 封装内不同组件之间互连的关键元素。除了连接 HBM 堆栈内的各个 DRAM 层和逻辑缓冲器芯片外，微凸块还将 3D 内存堆栈和 GPU 连接到中介层。较大的焊料凸块还将中介层连接到先进的 IC 基板 (AICS)。
与 TSV 非常相似，微凸块技术继续按比例缩小，降低高度、直径和间距。预计会进一步缩小，并最终需要使用直接铜-铜混合键合。这种收缩的主要缺点是保持凸块电镀的均匀性——无论是在芯片内还是在整个晶圆上。这变得更具挑战性。为了使芯片正确连接到下一个组件（无论是 DRAM、逻辑缓冲器芯片、中介层还是 IC 基板），这些凸块需要具有相同的高度，以确保正确连接。
测量用于构造凸块的每个金属膜的单独厚度也很重要。金属的选择及其各自的厚度对于控制器件的性能和可靠性至关重要。
微凸块的另一个潜在障碍与缺陷有关：残留物、裂纹、空隙的存在，或者在更大程度上，微凸块被损坏或移位。在极端情况下，这些缺陷会导致立即电气短路或连接失败。然而，其中一些缺陷的影响一开始可能并不明显，但会慢慢发展并影响设备的可靠性。
这些挑战中的每一个如果没有得到妥善解决，都将影响设备性能。使用皮秒超声波技术的光声计量工具可以测量单个金属膜的厚度和最终的总凸块高度。2D/3D 计量和检测工具的组合可以测量凸块直径和凸块高度，以及检测缺陷，从而提供在线过程控制。
AICS 挑战
随着输入/输出 (I/O) 密度的增加，单个组件直接与印刷电路板配合的能力成为一个问题。AICS 充当软件包各个组件之间的桥梁。为了连接上面的中介层以及与之相连的芯片，需要大量的重新分布层 (RDL)。随着 RDL 层数的增加，重叠错误的可能性也随之增加。
说到 RDL，每个互连线/空间 (L/S) 末端的大型焊盘连接到过孔。着陆垫明显大于 RDL 的临界尺寸。这有助于提高重叠容差。然而，这些大型着陆平台限制了设计空间。随着互连技术要求更精细的 L/S，这个问题只会更加严重。这导致需要增加 RDL 层的数量，同时增加成本和潜在的良率损失。
为了缓解这种设计困境，需要更小的 RDL 着陆垫。如果改进工艺覆盖，则可以实现这一点。为了实现这一目标，光刻系统必须分析并补偿在整个构建过程中覆铜层压板 (CCL) 面板和电介质重复热循环引起的变形误差。需要准确的计量数据来生成最佳的对准解决方案。然而，该数据通常在光刻工艺完成并测量过孔到 RDL 接合焊盘的覆盖范围后即可获得。分析此重叠数据并将校正反馈回步进器以补偿未来面板的面板失真非常重要。
另一个值得关注的领域涉及 AICS 流程的独特性。对于基于晶圆的器件，有源电路结构仅发生在晶圆的一侧。但对于AICS来说，面板的正面和背面都会进行处理。这显著增加了因表面污染造成的缺陷而导致产量损失的风险。此外，AICS 每个面板的封装相对较少。例如，510mm x 515mm AICS 面板只能容纳 16 个封装 (120mm x 120mm)，而扇出面板级封装 (FOPLP) 则可容纳超过 2,300 个封装。换句话说，AICS 上的一个有缺陷的封装可能会导致 6.25% 的良率损失，而对于 FOPLP，一个有缺陷的封装可能会导致 0.04% 的良率损失。随着 AICS 封装尺寸增加到 150mm x 150mm，良率挑战变得更加严重：单个有缺陷的封装故障会导致 11% 的良率损失。
电镀、干膜抗蚀剂和增层膜层压不均匀性、RDL 线缺陷以及更细微的埋藏缺陷（例如层压下气泡和颗粒）都会导致良率损失。在每个关键步骤之后，通过计量测量和检查进行更严格的过程控制，提醒制造商潜在的过程偏差，以便立即采取纠正措施。AICS 制造是一个漫长的过程，需要数周时间来处理面板的两面。因此，实时跟踪每一层的良率可以帮助减少处理有缺陷的基板所花费的时间。
结论
先进封装只是人工智能难题的一小部分，但在这个超越摩尔时代，工艺的后端比以往任何时候都更加重要。在本文中，我们概述了人工智能设备先进封装面临的几个关键挑战，从测量 CD 和识别与 TSV 和微凸块相关的缺陷，到实时跟踪 AICS 生产过程中的检测封装。随着人工智能市场推动当前半导体行业的增长，这里描述的解决方案将成为解决如何满足快速增长的人工智能封装需求难题的关键部分。
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