12月16日，在“第二届中国互连技术与产业大会”上，首个由中国集成电路领域相关企业和专家共同主导制定的《小芯片接口总线技术要求》团体标准正式通过工信部中国电子工业标准化技术协会的审定并发布。
据悉，这是中国首个原生Chiplet技术标准，对于中国集成电路产业延续“摩尔定律”，突破先进制程工艺限制具有重要意义。此外，大会同步介绍了《微电子芯片光互连接口技术》标准，这也是世界上3大CPO（Co-Packaged Optics）标准之一。
Chiplet构建摩尔定律新机遇
Chiplet通常被翻译为“芯粒”或“小芯片”，它是系统级芯片（SoC）集成发展到后摩尔时代后，持续提高集成度和芯片算力的重要途径。通过芯粒技术或将可以弥补目前芯片制造方面先进制程技术落后的缺陷，为国内半导体产业链带来新机遇。小芯片技术是将满足特定功能的裸片通过die-to-die 内部互连技术，实现具备更多功能或更高性能的芯片。在当前技术进展下，Chiplet方案能够实现芯片设计复杂度及设计成本的下降。Chiplet的运用也将大幅提高大型芯片良率，同时降低芯片制造成本。
近几年，随着 AMD、英特尔、台积电、英伟达等国际芯片巨头纷纷入局Chiplet，加入进来的企业越来越多，设计样本也越来越多，开发成本下降，加速了Chiplet技术生态的发展。据Omdia报告，到2024年，Chiplet的市场规模将达到58亿美元，2035年超过570亿美元，Chiplet的全球市场规模将迎来快速增长。
近年来，随着集成电路先进制程工艺的突破，芯片制程工艺逐渐升级。以先进工艺节点处于主流应用时期的设计成本为例，工艺节点为28nm时，单颗芯片设计成本约为0.41亿美元，而工艺节点为7nm时，设计成本快速提升至2.22亿美元。即使先进制程工艺设计成本大幅下降，相较同一应用时期的上一代先进工艺节点仍存在显著增加。此外，设计复杂度的提升也将对芯片良率产生影响，间接提高了整体制造成本。而Chiplet方案将大芯片分为多个小芯片，单位面积较小，相对而言良率会有所提升，从而能够有效降低制造成本。
Chiplet技术重塑半导体产业链
传统由一家芯片设计公司主导的集成电路设计流程，将在chiplet技术的影响下重构为由多个芯片设计公司首先设计小芯片，最终通过先进封装技术和相关的EDA技术，变成一颗大芯片的设计流程，因此最终将引起集成电路设计行业的变革。相比SoC封装，Chiplet架构芯片的制作需要多个小芯片，单个小芯片的失效会导致整个芯片的失效，这要求封测公司进行更多数量的测试以减少失效芯片带来的损失。而且，Chiplet技术本身就是一种封装理念，对于封装产业的推动不言而喻。
在集成电路设计和制造环节，我国和世界顶尖水平差距较大，特别是在制造领域最为薄弱，而封测环节是我国集成电路最强的环节。近年来，国内封测龙头企业通过自主研发和并购重组，在先进封装领域正逐渐缩小同国际先进企业的技术差距。我国封测企业在集成电路国际市场分工中已有了较强的市场竞争力。据ittbank统计数据显示，2021年全球营收前十大封测厂商排名中，有三家企业位于中国大陆，分别为长电科技、通富微电和华天科技。
长电科技总部副总裁、中国区研发总经理林耀剑在第二届中国互连技术与产业大会的主题报告中指出，由于受限于高端设备和材料的能力，以Chiplet方式解决逻辑芯片与存储芯片的封装集成工艺越来越重要。长电科技早期的2.5D和扇出型技术积累和研发量产经验，结合国内10多年的完整fcBGA技术和量产经验，对于后续的深入创新开发和客户的合作开发有极大帮助。
Chiplet技术为什么需要标准
产业发展，标准先行。Chiplet作为一种互连技术，更加依赖于标准的制订，而国内Chiplet互连技术标准化的欠缺则成为Chiplet广泛应用的最大障碍。
据了解，基于Chiplet架构进行芯片设计到目前为止，国际上尚无统一标准，由于该技术的门槛较高，如果自己全部完成设计，需要芯片厂商从芯片整体的架构设计、到其中并行或者串行物理层接口、甚至先进封装能力全部具备，目前唯一具备这些能力的厂商是intel公司；在我国，目前具备这种整体能力的芯片厂商极少，大多数芯片厂商还是依赖芯片IP厂商提供并行物理层或者串行物理层IP，台积电提供先进封装能力（如CoWos等封装技术），因此首先需要形成完整的、面向Chiplet架构设计芯片的社会分工，但在这方面目前我国的情况还不太理想，如目前只有2-3家IP厂商可以为系统芯片厂商提供高速串行物理层IP，而串行物理层IP在某些场景如C2C（计算die-计算die互连）存在延时较大的弊端，至于高带宽密度的并行物理层IP则能够提供的厂商更少，在基于并行物理层设计Chiplet架构的芯片时，由于在极其狭小空间中高速信号的数目太多，因此信号完整性问题引起的挑战更大；另外一方面，基于Chiplet架构的芯片强烈依赖于先进封装技术，但我国在先进封装技术方面如高密度的基板/interposer设计、大尺寸的基板材料、小尺寸bump方面都还比较薄弱，因此短期看，设计Chiplet架构的芯片可能还是需要依赖国外厂商的先进封装技术，但从长远发展看有必要提前展开相应的研究工作，面向Chiplet应用场景，研究和开发高性能的串行/并行物理层技术以及相应的先进封装技术。
在形成围绕Chiplet设计的广泛设计分工基础之上，形成Chiplet标准则更加重要，由于我国绝大多数芯片厂商并不能自行完成基于Chiplet架构的芯片设计和制造闭环，在形成广泛的设计分工之后，就必须有一个标准，以规定设计分工中的各种部件如各种不同的功能die的规格和各种接口通信约束条件，在每一个设计链条节点上推动形成多家技术供应商，形成良性竞争，把整个市场做大，使SOC系统厂商有充分的选择空间，避免形成商业垄断，最终阻碍Chiplet技术和生态的发展壮大。
据中国计算机互连技术联盟CCITA秘书长郝沁汾介绍，早在2020年8月，中科院计算所牵头成立了中国计算机互连技术联盟（CCITA），重点围绕Chiplet小芯片和微电子芯片光I/O成立了2个标准工作组，并于2021年6月在工信部中国电子工业标准化技术协会立项了2项团体标准。小芯片接口标准制定，目前集结了国内产业链上下游六十多家单位共同参与研究。
中国电子技术标准化研究院负责人表示，小芯片技术标准体系的建立，有助于行业的规范化、标准化发展，为赋能集成电路产业打破先进制程限制因素，提升中国集成电路产业综合竞争力，加速产业进程发展提供指导和支持。
Chiplet国内外标准生态共建
随着Chiplet技术的逐步发展，来自不同厂商的芯粒之间的互连需求持续提升。在2021年6月，由中国计算机互连技术联盟(CCITA)牵头，联合国内数十家家企业和科研院所，在工信部中国电子工业标准化技术协会立项了《小芯片接口总线技术》《微电子芯片光互连接口技术》两项团体标准。2022年12月，这两项标准在第二届中国互连技术与产业大会上正式对外发布，进一步跟踪前沿IT互连技术，结合我国技术发展和应用现状，制定和应用计算机系统芯片内、芯片间、系统间互连技术的协议规范和标准。《小芯片接口总线技术要求》 这项标准描述了CPU、GPU、人工智能芯片、网络处理器和网络交换芯片等应用场景的小芯片接口总线（Chiplet）技术要求，包括总体概述、接口要求、链路层、适配层、物理层和封装要求等，以灵活应对不同的应用场景、适配不同能力的技术供应商，通过对链路层、适配层、物理层的详细定义，实现在小芯片之间的互连互通，并兼顾了PCIe等现有协议的支持，列出了对封装方式的要求。小芯片设计不但可以使用国际先进封装方式，比如CoWoS，也可以充分利用国内封装技术积累，实现一种或者几种成本低廉、重点针对 Chiplet芯片架构、可以覆盖 80%以上应用场景的先进封装手段。
与此同时，2022年3月份由Intel、AMD、ARM、高通、三星、台积电、日月光、Google Cloud、Meta 和微软等公司联合发起成立了UCIe，即Universal Chiplet Interconnect Express，其主要目的是统一Chiplet（芯粒）之间的互连接口标准。UCIe，通用芯粒高速互连标准，能够通过高带宽、低延迟的互连协议，提供芯片之间的高效互连和无缝互操作，以满足云、网、边、端等各类设备对算力、存储和异构互连不断增长的需求。同时，UCIe在对芯片功耗和成本进行充分优化的基础上，还提供了多种的封装技术。
无论是国内主导建立的CCTIA，还是国外厂商牵头发起的UCIe，其目的都是打造更全面、更开放的Chiplet生态系统。中国计算机互连技术联盟（CCITA）秘书长，中国小芯片标准的主要发起人和起草人郝沁汾，在谈到中国发布的小芯片相关技术标准时指出：中国的小芯片标准是开放的，从标准的协议到参考实现都是开放的，实现参考设计所需的技术细节，我们都可以在标准协议中找得到。我们将围绕这样一套原生的技术标准，进一步完善标准内容，开发相应的参考设计，并孵化相应的企业，以推动我国集成电路行业围绕Chiplet技术形成更加广泛的社会分工。同时CCITA已经在考虑和Intel UCIe在物理层上兼容，以降低IP厂商支持多种chiplet标准的成本。
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